Observatorio de I+D+i UPM

Memorias de investigación
Artículos en revistas:
A Pipelined FFT Architecture for Real-Valued Signals
Año:2009
Áreas de investigación
  • Procesado y análisis de la señal
Datos
Descripción
This paper presents a new pipelined hardware architecture for the computation of the real-valued fast Fourier transform (RFFT). The proposed architecture takes advantage of the reduced number of operations of the RFFT with respect to the complex fast Fourier transform (CFFT), and requires less area while achieving higher throughput and lower latency. The architecture is based on a novel algorithm for the computation of the RFFT, which, contrary to previous approaches, presents a regular geometry suitable for the implementation of hardware structures. Moreover, the algorithm can be used for both the decimation in time (DIT) and decimation in frequency (DIF) decompositions of the RFFT and requires the lowest number of operations reported for radix 2. Finally, as in previous works, when calculating the RFFT the output samples are obtained in a scrambled order. The problem of reordering these samples is solved in this paper and a pipelined circuit that performs this reordering is proposed.
Internacional
Si
JCR del ISI
Si
Título de la revista
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS
ISSN
1549-8328
Factor de impacto JCR
2,043
Información de impacto
Volumen
56
DOI
10.1109/TCSI.2009.2017125
Número de revista
12
Desde la página
2634
Hasta la página
2643
Mes
DICIEMBRE
Ranking
Esta actividad pertenece a memorias de investigación
Participantes
  • Autor: Keshab. K. Parhi (IEEE)
  • Autor: Jesus Grajal De la Fuente (UPM)
  • Autor: Mario Garrido Galvez (UPM)
Grupos de investigación, Departamentos, Centros e Institutos de I+D+i relacionados
  • Creador: Grupo de Investigación: Microondas y Radar
  • Departamento: Señales, Sistemas y Radiocomunicaciones
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