{"id":8517,"date":"2021-11-25T14:10:51","date_gmt":"2021-11-25T13:10:51","guid":{"rendered":"https:\/\/www.upm.es\/recursosidi\/offers-resources\/sin categor\u00eda\/metodo-de-fabricacion-de-sustratos-de-circuitos-integrados-basados-en-tecnologias-cmos\/"},"modified":"2022-08-10T02:09:00","modified_gmt":"2022-08-10T00:09:00","slug":"metodo-de-fabricacion-de-sustratos-de-circuitos-integrados-basados-en-tecnologias-cmos","status":"publish","type":"product","link":"https:\/\/www.upm.es\/recursosidi\/offers-resources\/patentes\/metodo-de-fabricacion-de-sustratos-de-circuitos-integrados-basados-en-tecnologias-cmos\/","title":{"rendered":"M\u00e9todo de fabricaci\u00f3n de sustratos de circuitos integrados basados en tecnolog\u00edas CMOS"},"content":{"rendered":"<h5>Descripci\u00f3n de la patente <\/h5>\n<p>M\u00e9todo de fabricaci\u00f3n de sustratos (1) de circuitos integrados basados en tecnolog\u00eda CMOS que comprende:<br \/>\n&#8211; una primera etapa de dep\u00f3sito de una capa de material aislante (3) sobre al menos un soporte (2, 6),<br \/>\n&#8211; una segunda etapa de modelado de la capa de material aislante dando lugar a al menos un foso (4) en dicha capa aislante (3),<br \/>\n&#8211; una tercera etapa de dep\u00f3sito de una capa de semiconductor (5) sobre los fosos (4) obtenidos en la etapa anterior, de manera que el material semiconductor  rellene los fosos (4) totalmente,<br \/>\n&#8211; una cuarta etapa de planarizaci\u00f3n mec\u00e1nico-qu\u00edmica (CMP) que remueve la capa de semiconductor (5), depositado en la segunda etapa, hasta el nivel del borde superior de la capa aislante (3) dando lugar a un sustrato (1) que permite la fabricaci\u00f3n de circuitos integrados basados en tecnolog\u00eda CMOS interconexionados tridimensionalmente.<\/p>\n<h5>Situaci\u00f3n <\/h5>\n<p>Concedida<\/p>\n<h5>N\u00famero de solicitud<\/h5>\n<p>P201030475<\/p>\n<h5>N\u00famero de publicaci\u00f3n<\/h5>\n<p>ES2346396<\/p>\n<h5>Fecha de presentaci\u00f3n <\/h5>\n<p>30\/03\/2010<\/p>\n<h5>Fecha de concesi\u00f3n <\/h5>\n<p>29\/08\/2011<\/p>\n<div class=\"pdfprnt-buttons pdfprnt-buttons-product pdfprnt-bottom-left\"><a href=\"https:\/\/www.upm.es\/recursosidi\/wp-json\/wp\/v2\/product\/8517?print=pdf\" class=\"pdfprnt-button pdfprnt-button-pdf\" target=\"_blank\"><span class=\"pdfprnt-button-title pdfprnt-button-pdf-title\">Descargar ficha<\/span><\/a><\/div>","protected":false},"excerpt":{"rendered":"<p>Descripci\u00f3n de la patente M\u00e9todo de fabricaci\u00f3n de sustratos (1) de circuitos integrados basados en tecnolog\u00eda CMOS que comprende: &#8211; una primera etapa de dep\u00f3sito&hellip;<\/p>\n","protected":false},"featured_media":0,"template":"","meta":{"_acf_changed":false},"product_cat":[3946],"product_tag":[],"comunidades-upm":[],"quien":[],"mapa":[],"disponibilidad":[],"donde":[{"term_id":42,"name":"UPM","slug":"upm","term_group":0,"term_taxonomy_id":42,"taxonomy":"donde","description":"Universidad Polit\u00e9cnica de Madrid\r\nHTML \"Lorem ipsum dolor sit amet, consectetur adipiscing elit, sed do eiusmod tempor incididunt ut labore et dolore magna aliqua. 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